change package name and sbt project name to rocket

rocket/src/main/scala/arbiter.scala

@@ -1,4 +1,4 @@
-package Top {
+package rocket
 
 import Chisel._;
 import Node._;
@@ -61,5 +61,3 @@ class rocketMemArbiter(n: Int) extends Component {
     io.requestor(i).resp_tag := io.mem.resp_tag >> UFix(log2up(n))
   }
 }
-
-}

rocket/src/main/scala/coherence.scala

@@ -1,4 +1,4 @@
-package Top {
+package rocket
 
 import Chisel._
 import Constants._
@@ -319,5 +319,3 @@ class CoherenceHubNoDir extends CoherenceHub {
 
 
 }
-
-}

rocket/src/main/scala/consts.scala

@@ -1,4 +1,4 @@
-package Top {
+package rocket
 
 import Chisel._
 import scala.math._
@@ -239,5 +239,3 @@ object Constants
   val VIMM_ALU = UFix(1, 1)
   val VIMM_X = UFix(0, 1)
 }
-
-}

rocket/src/main/scala/cpu.scala

@@ -1,4 +1,4 @@
-package Top
+package rocket
 
 import Chisel._;
 import Node._;

rocket/src/main/scala/ctrl.scala

@@ -1,4 +1,4 @@
-package Top {
+package rocket
 
 import Chisel._
 import Node._;
@@ -816,5 +816,3 @@ class rocketCtrl extends Component
 
   io.ext_mem.resp_nack:= mem_reg_ext_mem_val && !wb_reg_ext_mem_nack && (io.dmem.req_kill || io.dmem.resp_nack || Reg(!io.dmem.req_rdy))
 }
-
-}

rocket/src/main/scala/ctrl_util.scala

@@ -1,4 +1,4 @@
-package Top
+package rocket
 
 import Chisel._
 import Node._;

rocket/src/main/scala/ctrl_vec.scala

@@ -1,4 +1,4 @@
-package Top
+package rocket
 
 import Chisel._
 import Node._

rocket/src/main/scala/divider.scala

@@ -1,4 +1,4 @@
-package Top
+package rocket
 
 import Chisel._
 import Node._

rocket/src/main/scala/dpath.scala

@@ -1,4 +1,4 @@
-package Top {
+package rocket
 
 import Chisel._
 import Node._;
@@ -448,5 +448,3 @@ class rocketDpath extends Component
   pcr.io.pc					  := wb_reg_pc;
   pcr.io.badvaddr_wen := io.ctrl.badvaddr_wen;
 }
-
-}

rocket/src/main/scala/dpath_alu.scala

@@ -1,5 +1,4 @@
-package Top {
-
+package rocket
 
 import Chisel._
 import Node._;
@@ -56,5 +55,3 @@ class rocketDpathALU extends Component
   io.out := Cat(out_hi, out64(31,0)).toUFix
   io.adder_out := sum
 }
-
-}

rocket/src/main/scala/dpath_util.scala

@@ -1,5 +1,4 @@
-package Top
-{
+package rocket
 
 import Chisel._;
 import Node._;
@@ -269,5 +268,3 @@ class rocketDpathRegfile extends Component
   io.r0.data := Mux((io.r0.addr === UFix(0, 5)) || !io.r0.en, Bits(0, 64), regfile(io.r0.addr));
   io.r1.data := Mux((io.r1.addr === UFix(0, 5)) || !io.r1.en, Bits(0, 64), regfile(io.r1.addr));
 }
-
-}

rocket/src/main/scala/dpath_vec.scala

@@ -1,4 +1,4 @@
-package Top
+package rocket
 
 import Chisel._
 import Node._

rocket/src/main/scala/dtlb.scala

@@ -1,5 +1,4 @@
-package Top
-{
+package rocket
 
 import Chisel._;
 import Node._;
@@ -181,4 +180,3 @@ class rocketDTLB(entries: Int) extends Component
     }
   }  
 }
-}

rocket/src/main/scala/fpu.scala

@@ -1,4 +1,4 @@
-package Top
+package rocket
 
 import Chisel._
 import Node._

rocket/src/main/scala/htif.scala

@@ -1,4 +1,4 @@
-package Top
+package rocket
 
 import Chisel._
 import Node._;

rocket/src/main/scala/icache.scala

@@ -1,4 +1,4 @@
-package Top {
+package rocket
 
 import Chisel._;
 import Node._;
@@ -163,5 +163,3 @@ class rocketICache(sets: Int, assoc: Int) extends Component {
     }
   }  
 }
-
-}

rocket/src/main/scala/icache_prefetch.scala

@@ -1,4 +1,4 @@
-package Top {
+package rocket
 
 import Chisel._;
 import Node._;
@@ -80,5 +80,3 @@ class rocketIPrefetcher extends Component() {
     state := s_invalid
   }
 }
-
-}

rocket/src/main/scala/instructions.scala

@@ -1,4 +1,5 @@
-package Top {
+package rocket
+
 import Chisel._
 import Node._;
 
@@ -248,5 +249,3 @@ object Instructions
 
   val NOP = ADDI & Bits("b00000000000000000000001111111111", 32);
 }
-
-}

rocket/src/main/scala/itlb.scala

@@ -1,5 +1,4 @@
-package Top
-{
+package rocket
 
 import Chisel._;
 import Node._;
@@ -201,4 +200,3 @@ class rocketITLB(entries: Int) extends Component
     }
   }  
 }
-}

rocket/src/main/scala/multiplier.scala

@@ -1,4 +1,4 @@
-package Top
+package rocket
 
 import Chisel._
 import Node._

rocket/src/main/scala/nbdcache.scala

@@ -1,4 +1,4 @@
-package Top {
+package rocket
 
 import Chisel._
 import Constants._
@@ -993,5 +993,3 @@ class HellaCacheUniproc extends HellaCache with ThreeStateIncoherence {
   io.mem.req_tag   := wb.io.mem_req.bits.tag.toUFix
   io.mem.req_addr  := wb.io.mem_req.bits.addr
 }
- 
-}

rocket/src/main/scala/ptw.scala

@@ -1,4 +1,4 @@
-package Top {
+package rocket
 
 import Chisel._;
 import Node._;
@@ -213,5 +213,3 @@ class rocketPTW extends Component
     }
   }
 }
-
-}

rocket/src/main/scala/queues.scala

@@ -1,4 +1,4 @@
-package Top
+package rocket
 
 import Chisel._
 import Node._;

rocket/src/main/scala/top.scala

@@ -1,4 +1,4 @@
-package Top
+package rocket
 
 import Chisel._
 import Node._;

rocket/src/main/scala/util.scala

@@ -1,5 +1,4 @@
-package Top
-{
+package rocket
 
 import Chisel._
 import Node._
@@ -249,5 +248,3 @@ class priorityEncoder(width: Int) extends Component
   
   io.out := l_out;
 }
-
-}