reduce D$ critical path through page table walker
costs an extra cycle per page table level to resolve a TLB miss. too bad.
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d38603a4ee
commit
6c26921766
@ -108,11 +108,12 @@ class rocketPTW extends Component
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||||
r_req_dest := Bool(false);
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||||
req_addr := Cat(io.ptbr(PADDR_BITS-1,PGIDX_BITS), io.itlb.req_vpn(VPN_BITS-1,VPN_BITS-10), Bits(0,3)).toUFix;
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}
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||||
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||||
when (io.dmem.resp_val) {
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req_addr := Cat(io.dmem.resp_data(PADDR_BITS-1, PGIDX_BITS), vpn_idx, Bits(0,3)).toUFix;
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||||
r_resp_perm := io.dmem.resp_data(9,4);
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||||
r_resp_ppn := io.dmem.resp_data(PADDR_BITS-1, PGIDX_BITS);
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val dmem_resp_val = Reg(io.dmem.resp_val, resetVal = Bool(false))
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||||
when (dmem_resp_val) {
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req_addr := Cat(io.dmem.resp_data_subword(PADDR_BITS-1, PGIDX_BITS), vpn_idx, Bits(0,3)).toUFix;
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||||
r_resp_perm := io.dmem.resp_data_subword(9,4);
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||||
r_resp_ppn := io.dmem.resp_data_subword(PADDR_BITS-1, PGIDX_BITS);
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||||
}
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io.dmem.req_val :=
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@ -129,8 +130,8 @@ class rocketPTW extends Component
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val resp_val = (state === s_done) || (state === s_l1_fake) || (state === s_l2_fake);
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val resp_err = (state === s_error);
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val resp_ptd = (io.dmem.resp_data(1,0) === Bits(1,2));
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||||
val resp_pte = (io.dmem.resp_data(1,0) === Bits(2,2));
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||||
val resp_ptd = (io.dmem.resp_data_subword(1,0) === Bits(1,2));
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||||
val resp_pte = (io.dmem.resp_data_subword(1,0) === Bits(2,2));
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||||
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io.dtlb.req_rdy := (state === s_ready) && !io.itlb.req_val;
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io.itlb.req_rdy := (state === s_ready);
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@ -166,7 +167,7 @@ class rocketPTW extends Component
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when (io.dmem.resp_nack) {
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state := s_l1_req
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}
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when (io.dmem.resp_val) {
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when (dmem_resp_val) {
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when (resp_ptd) { // page table descriptor
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state := s_l2_req;
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}
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||||
@ -191,7 +192,7 @@ class rocketPTW extends Component
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||||
when (io.dmem.resp_nack) {
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||||
state := s_l2_req
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||||
}
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||||
when (io.dmem.resp_val) {
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||||
when (dmem_resp_val) {
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||||
when (resp_ptd) { // page table descriptor
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state := s_l3_req;
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||||
}
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||||
@ -216,7 +217,7 @@ class rocketPTW extends Component
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||||
when (io.dmem.resp_nack) {
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||||
state := s_l3_req
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||||
}
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||||
when (io.dmem.resp_val) {
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||||
when (dmem_resp_val) {
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when (resp_pte) { // page table entry
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state := s_done;
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}
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