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Andrew Waterman
@ -9,8 +9,8 @@ import Util._
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class CtrlDpathIO extends Bundle()
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{
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// outputs to datapath
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val sel_pc = UInt(OUTPUT, 3);
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val killd = Bool(OUTPUT);
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val sel_pc = UInt(OUTPUT, 3)
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val killd = Bool(OUTPUT)
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val ren = Vec.fill(2)(Bool(OUTPUT))
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val sel_alu2 = UInt(OUTPUT, 3)
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||||
val sel_alu1 = UInt(OUTPUT, 2)
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@ -19,19 +19,19 @@ class CtrlDpathIO extends Bundle()
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val fn_alu = UInt(OUTPUT, SZ_ALU_FN)
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val div_mul_val = Bool(OUTPUT)
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val div_mul_kill = Bool(OUTPUT)
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val div_val = Bool(OUTPUT);
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val div_val = Bool(OUTPUT)
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val div_kill = Bool(OUTPUT)
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val csr = UInt(OUTPUT, 3)
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val sret = Bool(OUTPUT)
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val mem_load = Bool(OUTPUT);
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val mem_load = Bool(OUTPUT)
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val wb_load = Bool(OUTPUT)
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val ex_fp_val= Bool(OUTPUT);
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||||
val mem_fp_val= Bool(OUTPUT);
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val ex_wen = Bool(OUTPUT);
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||||
val ex_fp_val= Bool(OUTPUT)
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||||
val mem_fp_val= Bool(OUTPUT)
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||||
val ex_wen = Bool(OUTPUT)
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||||
val ex_jalr = Bool(OUTPUT)
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val ex_predicted_taken = Bool(OUTPUT)
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||||
val mem_wen = Bool(OUTPUT);
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val wb_wen = Bool(OUTPUT);
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||||
val mem_wen = Bool(OUTPUT)
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val wb_wen = Bool(OUTPUT)
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val ex_mem_type = Bits(OUTPUT, 3)
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val ex_rs2_val = Bool(OUTPUT)
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||||
val ex_rocc_val = Bool(OUTPUT)
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||||
@ -41,11 +41,11 @@ class CtrlDpathIO extends Bundle()
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val ll_ready = Bool(OUTPUT)
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// exception handling
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val retire = Bool(OUTPUT)
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val exception = Bool(OUTPUT);
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val cause = UInt(OUTPUT, 6);
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val badvaddr_wen = Bool(OUTPUT); // high for a load/store access fault
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val exception = Bool(OUTPUT)
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||||
val cause = UInt(OUTPUT, 6)
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||||
val badvaddr_wen = Bool(OUTPUT) // high for a load/store access fault
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// inputs from datapath
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val inst = Bits(INPUT, 32);
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val inst = Bits(INPUT, 32)
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val jalr_eq = Bool(INPUT)
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val ex_br_type = Bits(OUTPUT, SZ_BR)
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val ex_br_taken = Bool(INPUT)
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@ -56,14 +56,14 @@ class CtrlDpathIO extends Bundle()
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||||
val mem_waddr = UInt(INPUT, 5)
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val wb_waddr = UInt(INPUT, 5)
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||||
val status = new Status().asInput
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||||
val fp_sboard_clr = Bool(INPUT);
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||||
val fp_sboard_clra = UInt(INPUT, 5);
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||||
val fp_sboard_clr = Bool(INPUT)
|
||||
val fp_sboard_clra = UInt(INPUT, 5)
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||||
val csr_replay = Bool(INPUT)
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||||
}
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||||
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||||
abstract trait DecodeConstants
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{
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val xpr64 = Y;
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||||
val xpr64 = Y
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||||
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||||
val decode_default =
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// fence.i
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||||
@ -446,14 +446,14 @@ class Control(implicit conf: RocketConfiguration) extends Module
|
||||
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||||
when (ctrl_killd) {
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||||
ex_reg_jalr := Bool(false)
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||||
ex_reg_btb_hit := Bool(false);
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||||
ex_reg_btb_hit := Bool(false)
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||||
ex_reg_div_mul_val := Bool(false)
|
||||
ex_reg_mem_val := Bool(false);
|
||||
ex_reg_valid := Bool(false);
|
||||
ex_reg_wen := Bool(false);
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||||
ex_reg_fp_wen := Bool(false);
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||||
ex_reg_mem_val := Bool(false)
|
||||
ex_reg_valid := Bool(false)
|
||||
ex_reg_wen := Bool(false)
|
||||
ex_reg_fp_wen := Bool(false)
|
||||
ex_reg_sret := Bool(false)
|
||||
ex_reg_flush_inst := Bool(false);
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||||
ex_reg_flush_inst := Bool(false)
|
||||
ex_reg_fp_val := Bool(false)
|
||||
ex_reg_rocc_val := Bool(false)
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||||
ex_reg_replay_next := Bool(false)
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||||
@ -463,11 +463,11 @@ class Control(implicit conf: RocketConfiguration) extends Module
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||||
ex_reg_xcpt := Bool(false)
|
||||
}
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||||
.otherwise {
|
||||
ex_reg_br_type := id_br_type;
|
||||
ex_reg_br_type := id_br_type
|
||||
ex_reg_jalr := id_jalr
|
||||
ex_reg_btb_hit := io.imem.resp.bits.taken && !id_jalr
|
||||
ex_reg_div_mul_val := id_mul_val || id_div_val
|
||||
ex_reg_mem_val := id_mem_val.toBool;
|
||||
ex_reg_mem_val := id_mem_val.toBool
|
||||
ex_reg_valid := Bool(true)
|
||||
ex_reg_csr := id_csr
|
||||
ex_reg_wen := id_wen
|
||||
@ -498,19 +498,19 @@ class Control(implicit conf: RocketConfiguration) extends Module
|
||||
(ex_reg_xcpt_interrupt || ex_reg_xcpt, ex_reg_cause),
|
||||
(ex_reg_fp_val && io.fpu.illegal_rm, UInt(2))))
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||||
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||||
mem_reg_replay := replay_ex && !take_pc_wb;
|
||||
mem_reg_replay := replay_ex && !take_pc_wb
|
||||
mem_reg_xcpt_interrupt := ex_reg_xcpt_interrupt && !take_pc_wb && !mem_reg_replay_next
|
||||
when (ex_xcpt) { mem_reg_cause := ex_cause }
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||||
mem_reg_div_mul_val := ex_reg_div_mul_val && io.dpath.div_mul_rdy
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||||
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||||
when (ctrl_killx) {
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||||
mem_reg_valid := Bool(false);
|
||||
mem_reg_valid := Bool(false)
|
||||
mem_reg_csr := CSR.N
|
||||
mem_reg_wen := Bool(false);
|
||||
mem_reg_fp_wen := Bool(false);
|
||||
mem_reg_wen := Bool(false)
|
||||
mem_reg_fp_wen := Bool(false)
|
||||
mem_reg_sret := Bool(false)
|
||||
mem_reg_mem_val := Bool(false);
|
||||
mem_reg_flush_inst := Bool(false);
|
||||
mem_reg_mem_val := Bool(false)
|
||||
mem_reg_flush_inst := Bool(false)
|
||||
mem_reg_fp_val := Bool(false)
|
||||
mem_reg_rocc_val := Bool(false)
|
||||
mem_reg_replay_next := Bool(false)
|
||||
@ -519,11 +519,11 @@ class Control(implicit conf: RocketConfiguration) extends Module
|
||||
.otherwise {
|
||||
mem_reg_valid := ex_reg_valid
|
||||
mem_reg_csr := ex_reg_csr
|
||||
mem_reg_wen := ex_reg_wen;
|
||||
mem_reg_fp_wen := ex_reg_fp_wen;
|
||||
mem_reg_wen := ex_reg_wen
|
||||
mem_reg_fp_wen := ex_reg_fp_wen
|
||||
mem_reg_sret := ex_reg_sret
|
||||
mem_reg_mem_val := ex_reg_mem_val;
|
||||
mem_reg_flush_inst := ex_reg_flush_inst;
|
||||
mem_reg_mem_val := ex_reg_mem_val
|
||||
mem_reg_flush_inst := ex_reg_flush_inst
|
||||
mem_reg_fp_val := ex_reg_fp_val
|
||||
mem_reg_rocc_val := ex_reg_rocc_val
|
||||
mem_reg_replay_next := ex_reg_replay_next
|
||||
@ -550,22 +550,22 @@ class Control(implicit conf: RocketConfiguration) extends Module
|
||||
when (ctrl_killm) {
|
||||
wb_reg_valid := Bool(false)
|
||||
wb_reg_csr := CSR.N
|
||||
wb_reg_wen := Bool(false);
|
||||
wb_reg_fp_wen := Bool(false);
|
||||
wb_reg_wen := Bool(false)
|
||||
wb_reg_fp_wen := Bool(false)
|
||||
wb_reg_sret := Bool(false)
|
||||
wb_reg_flush_inst := Bool(false);
|
||||
wb_reg_flush_inst := Bool(false)
|
||||
wb_reg_mem_val := Bool(false)
|
||||
wb_reg_div_mul_val := Bool(false);
|
||||
wb_reg_div_mul_val := Bool(false)
|
||||
wb_reg_fp_val := Bool(false)
|
||||
wb_reg_rocc_val := Bool(false)
|
||||
}
|
||||
.otherwise {
|
||||
wb_reg_valid := mem_reg_valid
|
||||
wb_reg_csr := mem_reg_csr
|
||||
wb_reg_wen := mem_reg_wen;
|
||||
wb_reg_fp_wen := mem_reg_fp_wen;
|
||||
wb_reg_wen := mem_reg_wen
|
||||
wb_reg_fp_wen := mem_reg_fp_wen
|
||||
wb_reg_sret := mem_reg_sret && !mem_reg_replay
|
||||
wb_reg_flush_inst := mem_reg_flush_inst;
|
||||
wb_reg_flush_inst := mem_reg_flush_inst
|
||||
wb_reg_mem_val := mem_reg_mem_val
|
||||
wb_reg_div_mul_val := mem_reg_div_mul_val
|
||||
wb_reg_fp_val := mem_reg_fp_val
|
||||
@ -613,14 +613,14 @@ class Control(implicit conf: RocketConfiguration) extends Module
|
||||
io.fpu.dec.wen && fp_sboard.read(id_waddr)
|
||||
} else Bool(false)
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||||
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||||
// write CAUSE CSR on an exception
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||||
io.dpath.exception := wb_reg_xcpt
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||||
io.dpath.cause := wb_reg_cause
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||||
io.dpath.badvaddr_wen := wb_reg_xcpt // don't care for non-memory exceptions
|
||||
// write CAUSE CSR on an exception
|
||||
io.dpath.exception := wb_reg_xcpt
|
||||
io.dpath.cause := wb_reg_cause
|
||||
io.dpath.badvaddr_wen := wb_reg_xcpt // don't care for non-memory exceptions
|
||||
|
||||
// control transfer from ex/wb
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||||
take_pc_wb := replay_wb || wb_reg_xcpt || wb_reg_sret
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||||
take_pc := take_pc_ex || take_pc_wb;
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||||
take_pc := take_pc_ex || take_pc_wb
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||||
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||||
io.dpath.sel_pc :=
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||||
Mux(wb_reg_xcpt, PC_PCR, // exception
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||||
@ -706,16 +706,16 @@ class Control(implicit conf: RocketConfiguration) extends Module
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||||
io.dpath.sel_alu2 := id_sel_alu2.toUInt
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||||
io.dpath.sel_alu1 := id_sel_alu1.toUInt
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||||
io.dpath.sel_imm := id_sel_imm.toUInt
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||||
io.dpath.fn_dw := id_fn_dw.toBool;
|
||||
io.dpath.fn_dw := id_fn_dw.toBool
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||||
io.dpath.fn_alu := id_fn_alu.toUInt
|
||||
io.dpath.div_mul_val := ex_reg_div_mul_val
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||||
io.dpath.div_mul_kill := mem_reg_div_mul_val && killm_common
|
||||
io.dpath.ex_fp_val:= ex_reg_fp_val;
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||||
io.dpath.mem_fp_val:= mem_reg_fp_val;
|
||||
io.dpath.ex_fp_val:= ex_reg_fp_val
|
||||
io.dpath.mem_fp_val:= mem_reg_fp_val
|
||||
io.dpath.ex_jalr := ex_reg_jalr
|
||||
io.dpath.ex_predicted_taken := ex_reg_btb_hit
|
||||
io.dpath.ex_wen := ex_reg_wen;
|
||||
io.dpath.mem_wen := mem_reg_wen;
|
||||
io.dpath.ex_wen := ex_reg_wen
|
||||
io.dpath.mem_wen := mem_reg_wen
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||||
io.dpath.ll_ready := !wb_reg_wen
|
||||
io.dpath.wb_wen := wb_reg_wen && !replay_wb
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||||
io.dpath.retire := wb_reg_valid && !replay_wb
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